Cerebras a annoncé le CS-4 le mardi 18 août 2026, et le chiffre mis en avant est de 750 pétaflops de calcul IA dans une seule baie, soit environ six fois ce qu'affiche un CS-3. Le plus intéressant, c'est l'origine de ce gain, car il ne vient pas d'une nouvelle puce. La galette de silicium reste le même WSE-3, avec les mêmes quatre mille milliards de transistors, poussée plus vite et assemblée par trois dans une baie. C'est une annonce système déguisée en annonce silicium, et quand vous dimensionnez de l'inférence, l'assemblage compte davantage que le chiffre affiché. Voici ce qui change, et ce que cela implique pour votre réseau.
The short answer
Cerebras a annoncé le CS-4 le mardi 18 août 2026. Trois galettes WSE-3 Turbo tiennent dans une baie pour 750 pétaflops de calcul IA, 129,6 pétaoctets par seconde de bande passante mémoire agrégée et 7,2 térabits par seconde d'entrées sorties. La galette elle même n'est pas nouvelle : c'est le WSE-3 existant poussé plus vite, le reste du gain venant de l'assemblage de trois exemplaires. Les premières livraisons sont attendues au troisième trimestre 2026, et aucun prix n'a été publié.
La plupart des lancements d'accélérateurs vous demandent d'attendre un nouveau nœud de gravure. Celui ci non, et c'est la partie qui mérite une deuxième lecture.
Ce qui a été annoncé
Cerebras a dévoilé le CS-4 le mardi 18 août 2026. C'est son premier système multi galettes, et les caractéristiques publiées sont données au niveau de la baie plutôt que par puce.
La baie affiche 750 pétaflops de calcul IA, 129,6 pétaoctets par seconde de bande passante mémoire agrégée et 7,2 térabits par seconde d'entrées sorties système. Trois moteurs à l'échelle de la galette WSE-3 Turbo se trouvent à l'intérieur. La latence entre galettes est annoncée jusqu'à 2 microsecondes, contre environ 5 microsecondes sur le CS-3 précédent. L'entreprise indique que la conception adresse des modèles au delà de 50 000 milliards de paramètres, et que les premières livraisons interviennent au troisième trimestre 2026. Aucun prix n'a été communiqué.
Les affirmations de performance sont toutes comparatives. Jusqu'à deux fois la vitesse d'un CS-3 par galette. Jusqu'à six fois le calcul d'un CS-3 au niveau de la baie. Jusqu'à dix fois plus de débit par watt qu'un CS-3. Et jusqu'à trente fois plus de jetons par seconde par utilisateur que ce que l'entreprise appelle les solutions GPU de pointe, avec une valeur annoncée de plus de 4 400 jetons par seconde par utilisateur sur GPT-OSS-120B.
Le directeur général et cofondateur Andrew Feldman a résumé l'arbitrage en expliquant que l'inférence rapide passait historiquement par des modèles plus petits, et que le CS-4 apporte ces vitesses sur les plus grands modèles de pointe. Le directeur technique et cofondateur Sean Lie a précisé qui en bénéficie : être trente fois plus rapide donne aux systèmes agentiques la place pour beaucoup plus de raisonnement, de vérification ou d'usage d'outils dans le même temps réel.
La puce n'a pas changé
Voici le détail que la plupart des reprises ont enterré : le WSE-3 Turbo, c'est le WSE-3.
Mêmes quatre mille milliards de transistors. Mêmes 900 000 cœurs IA. Mêmes 44 Go de SRAM posée sur la galette elle même. Même gravure 5 nm chez TSMC. Cerebras ne revendique pas une nouvelle puce, et dit clairement d'où vient le surcroît de vitesse : une alimentation électrique rapprochée et un ensemble refroidissement, entrées sorties et contrôle repensé.
C'est un vrai résultat d'ingénierie, pas une pirouette marketing. Une pièce à l'échelle de la galette est limitée par le courant que vous parvenez à y injecter et par la chaleur que vous parvenez à en extraire, bien avant d'être limitée par ses transistors. Améliorer les deux permet de faire tourner le même silicium plus fort. C'est la même raison qui fait qu'un processeur serveur bien refroidi tient ses fréquences turbo là où un processeur mal refroidi les abandonne en quelques secondes, transposée à un morceau de silicium de la taille d'une assiette.
Faire l'arithmétique sur le chiffre annoncé est instructif. Le facteur six par baie se décompose en environ deux fois grâce à une galette poussée plus vite, et trois fois grâce au passage de une à trois galettes. Seule la première moitié relève du silicium. La seconde relève de la baie, et les histoires de baie s'accompagnent de conséquences électriques et thermiques qui apparaissent dans votre salle, pas sur une fiche technique.
Nexus, et la partie qui touche votre réseau
Le CS-4 introduit ce que Cerebras appelle l'architecture de plateforme Nexus. Trois éléments méritent votre attention.
Le premier est un Wafer-Scale Backpack enfichable, l'ensemble modulaire qui porte l'alimentation, le refroidissement et le contrôle de chaque galette. En faire un module remplaçable plutôt qu'un sous ensemble soudé est ce qui permet à trois galettes de partager une baie sans que l'ensemble devienne un objet unique et irréparable.
Le deuxième est le Direct Wafer Link, l'interconnexion entre les trois galettes. C'est là que vit la valeur de 2 microsecondes. C'est un lien privé, cela regarde Cerebras, et vous ne le configurerez jamais.
Le troisième est celui qu'il faut regarder : un sous système d'entrées sorties programmable qui parle RoCE v2. Le RDMA sur Ethernet convergent version deux est du RDMA routable sur de l'Ethernet ordinaire, ce qui signifie que le système se raccorde à un réseau que vos équipes savent déjà construire, plutôt qu'à de l'InfiniBand ou à du propriétaire.
Les conséquences sont concrètes. RoCE v2 fonctionne correctement sur un réseau sans perte, ce qui suppose dans la plupart des conceptions un contrôle de flux par priorité sur la classe de service RDMA et une notification explicite de congestion configurée de bout en bout, avec des réglages identiques sur chaque commutateur du chemin. En cas d'erreur, vous n'obtenez pas un message d'erreur : vous obtenez des tempêtes de pause et un débit effondré qui ressemblent à un problème applicatif pendant une semaine. Quiconque a monté du NVMe over Fabrics ou une grappe GPUDirect a déjà fait ce travail, et le même mode opératoire s'applique. Pouvoir le réutiliser représente une vraie économie d'exploitation, et c'est pour cela que la ligne RoCE v2 compte davantage pour une équipe réseau que le chiffre en pétaflops.
Ce qu'il faut tenir à distance
Trente fois plus rapide qu'un GPU est une comparaison de fournisseur contre une configuration non nommée, et la lecture honnête est qu'elle porte sur les jetons par seconde par utilisateur sur un modèle précis, pas sur quoi que ce soit que vous mettriez sur un bon de commande.
Cette distinction est tout l'argument. Les jetons par seconde par utilisateur mesurent le décodage en flux unique, et c'est exactement ce qui limite une boucle d'agent, puisque planifier, appeler un outil et vérifier la sortie se font en séquence. Le débit agrégé sur de nombreuses requêtes simultanées est un autre chiffre, et c'est lui qui fixe votre coût au million de jetons. Un système peut l'emporter nettement sur le premier tout en restant quelconque sur le second. Cerebras choisit de concourir sur la métrique qui convient aux charges agentiques, ce qui est une stratégie défendable et aussi un choix sélectif.
L'autre réserve porte sur le calendrier. Les premières livraisons sont attendues ce trimestre, donc aucun banc d'essai indépendant n'existe encore, en dehors de ceux qui vendent la machine. La même réserve valait quand OpenAI a présenté un palier de service rapide bâti sur cette classe de matériel, et elle vaut de nouveau ici. La tendance de fond dans laquelle s'inscrit le CS-4, spécialiser le matériel autour des phases distinctes de l'inférence plutôt que tout faire tourner sur des pièces identiques, est visible dans tout le secteur et s'était déjà manifestée quand AMD et Cerebras ont séparé l'inférence sur deux types de puces. Cette direction paraît solide. Les multiplicateurs individuels, eux, méritent vos propres mesures.
Sources et pour aller plus loin
- Cerebras Unveils CS-4: Up to 30 Times Faster than GPU-based Solutions, GlobeNewswire via The Manila Times, 19 août 2026
- Cerebras launches CS-4 for faster AI inference, Techzine, 19 août 2026
- Cerebras launches the CS-4, its first multi-wafer system, though the chip inside is not new, TNW, août 2026
- Cerebras debuts CS-4 AI accelerator with new wafer-scale architecture, Verdict, août 2026
Questions fréquentes
Quelles sont les caractéristiques principales du CS-4 ?
Cerebras annonce 750 pétaflops de calcul IA au niveau de la baie, 129,6 pétaoctets par seconde de bande passante mémoire agrégée et 7,2 térabits par seconde d'entrées sorties système. La baie contient trois moteurs à l'échelle de la galette WSE-3 Turbo. Chaque galette conserve les quatre mille milliards de transistors, les 900 000 cœurs IA et les 44 Go de SRAM embarquée du WSE-3 existant, gravés en 5 nm chez TSMC. La latence entre galettes descend jusqu'à 2 microsecondes, contre environ 5 microsecondes sur le CS-3. L'entreprise indique que le système adresse des modèles de plus de 50 000 milliards de paramètres. Les premières livraisons sont attendues au troisième trimestre 2026. Aucun prix n'a été publié.
Le CS-4 est il une nouvelle génération de silicium ?
Non, et Cerebras ne prétend pas le contraire. La galette s'appelle WSE-3 Turbo : c'est le WSE-3 existant, poussé à une fréquence de fonctionnement plus élevée. L'entreprise attribue ce gain à une alimentation électrique rapprochée et à un ensemble refroidissement, entrées sorties et contrôle repensé, pas à un nouveau nœud de gravure ni à une nouvelle architecture de cœur. Par galette, l'annonce est d'environ deux fois la vitesse d'une galette de CS-3. Le facteur trois restant vient du passage de une à trois galettes par baie. Le facteur six par baie se lit donc comme deux fois de silicium et trois fois d'intégration.
Comment le CS-4 se raccorde t il à un réseau existant ?
Par RoCE v2, c'est à dire RDMA sur Ethernet convergent version 2, donc le système se branche sur de l'Ethernet routable standard plutôt que sur un réseau propriétaire ou de l'InfiniBand. C'est le détail le plus concret de l'annonce pour une équipe réseau, parce que le chemin d'entrée et de sortie redevient la conception Ethernet sans perte que vous bâtiriez pour n'importe quelle charge RDMA, avec le contrôle de flux par priorité et la notification explicite de congestion à configurer. À l'intérieur de la baie, Cerebras utilise ses propres Direct Wafer Links entre les trois galettes, et c'est là que s'applique la valeur de 2 microsecondes. Ce sont deux problèmes distincts : les liens internes regardent Cerebras, le côté RoCE v2 vous regarde.
Que mesure vraiment le chiffre de 4 400 jetons par seconde par utilisateur ?
C'est un débit de décodage mono utilisateur sur GPT-OSS-120B, autrement dit la vitesse à laquelle une requête produit des jetons en sortie une fois la requête d'entrée traitée. Ce n'est pas un débit agrégé sur une flotte, et les deux chiffres se comportent très différemment. Les jetons par seconde par utilisateur déterminent la sensation de rapidité d'une session interactive ou d'une boucle d'agent, parce qu'un agent qui planifie, appelle un outil puis vérifie son travail passe ce temps en série. Le débit agrégé sur de nombreux utilisateurs simultanés détermine, lui, le coût au million de jetons. Un système peut dominer l'un et décevoir sur l'autre : vérifiez donc lequel des deux un fournisseur cite avant de comparer.
Cela doit il changer votre façon de dimensionner l'inférence ?
Pas ce trimestre, mais une métrique mérite d'être suivie : les jetons par seconde par utilisateur plutôt que par baie. La plupart des piles de service sont réglées sur le débit agrégé, parce que c'est ce que reflète la facture. Les charges agentiques inversent la logique, puisqu'une chaîne d'étapes de raisonnement et d'appels d'outils s'exécute en séquence et que chaque étape attend le décodage. Si votre feuille de route parle d'agents plutôt que de conversation, mesurez dès maintenant la latence de décodage en flux unique sur votre pile actuelle, pour disposer d'un point de référence avant d'évaluer quoi que ce soit d'exotique. Notez aussi que les premières livraisons sont seulement attendues ce trimestre : aucun banc d'essai indépendant n'existe encore.